Von Timothy O'Neill und Gayle Towell
Ein entscheidender Aspekt der Halbleiterherstellung ist die Verkapselung integrierter Schaltkreise, um sie vor physischen Schäden und Korrosion zu schützen und gleichzeitig ihre Leistung zu verbessern und ihre Größe zu verringern. Die Technologie des Advanced Semiconductor Packaging (ASP) ist nicht nur für die Funktionalität, sondern auch für die wirtschaftliche Rentabilität moderner elektronischer Geräte von entscheidender Bedeutung.
Hier behandeln wir verschiedene Verpackungstechnologien und -methoden, einschließlich der Integration von Lötprodukten in diese Prozesse, und beleuchten die sich entwickelnde Konvergenz zwischen ASP und Oberflächenmontagetechnologie (SMT).
Arten von modernen Halbleitergehäusen
Lassen Sie uns zunächst einige der wichtigsten Arten von ASP, einschließlich ihrer einzigartigen Methoden und Anwendungen, untersuchen.
Flip-Chip-Verpackung
Flip-Chip-Packaging ist ein Verfahren, bei dem der Halbleiterchip "umgedreht" wird, um mit der Oberseite nach unten mit dem Substrat oder der Leiterplatte verbunden zu werden. Dieser Ansatz ermöglicht kürzere Verbindungen, die für Hochgeschwindigkeits- und Hochleistungsanwendungen wie Smartphones und Computergeräte entscheidend sind.Eine gängige Methode zur Herstellung dieser Verbindungen ist das Solder Bumping.
Fan-Out Wafer-Level Packaging (FOWLP)
FOWLP ist eine hochmoderne Technologie, die eine höhere E/A-Dichte ermöglicht, ohne dass Interposer oder Substrate benötigt werden. Bei dieser Methode wird der Wafer vor dem Zerschneiden in einzelne Chips expandiert, wodurch mehr Verbindungen pro Chip möglich sind.Häufig werden als letzter Schritt vor dem Zerschneiden Lötkugeln auf der Umverteilungsschicht gebildet.
System im Gehäuse (SiP)
Die System-in-Package (SiP)-Technologie kapselt mehrere integrierte Schaltkreise (ICs) und passive Komponenten in einem einzigen Gehäuse, wodurch ein System in einem einzigen Modul entsteht. Diese Verpackungsmethode ermöglicht eine erhebliche Platzersparnis und verbesserte Leistung durch die Integration verschiedener Komponenten wie Prozessoren, Speicher und Sensoren, die normalerweise auf einer Leiterplatte verteilt wären.Wie beim Flip-Chip-Packaging können Lötpunkte verwendet werden, um gestapelte Chips miteinander oder mit dem Substrat zu verbinden.
Paket auf Paket (PoP)
Package on Package (PoP) ist eine Verpackungstechnik, bei der zwei oder mehr Gehäuse vertikal gestapelt werden, wobei Lötkugeln die Verbindungen zwischen den Gehäusen erleichtern. Diese Methode wird häufig in mobilen Geräten verwendet, um Platz zu sparen und gleichzeitig die Funktionalität zu erhöhen, indem Speicherchips direkt auf einen Prozessor gestapelt werden.
3D- und 2,5D-Verpackungen
Beim 3D-Packaging werden Siliziumwafer oder -chips gestapelt und mit Hilfe von Through-Silicon Vias (TSVs) oder anderen Verbindungsarten vertikal miteinander verbunden, was kürzere Datenwege und eine bessere Leistung ermöglicht. Im Gegensatz dazu werden beim 2,5D-Packaging mehrere ICs auf einem Interposer (einer Siliziumbrücke) platziert, der mit dem Hauptsubstrat verbunden ist. Diese Methode ermöglicht eine Hochgeschwindigkeitskommunikation zwischen den Chips ohne vollständige vertikale Integration.Die Verbindungen werden häufig durch Mikrobumps oder kleine Lötkugeln unterstützt.
Chip- und Die-Verbindungen im Halbleitergehäuse
Unter Die-Attach versteht man die Montage eines Halbleiterchips in einem Gehäuse und die Herstellung einer robusten mechanischen und elektrischen Verbindung zwischen dem Chip und dem Substrat. Diese Verbindung ist entscheidend für das Wärmemanagement und die allgemeine Zuverlässigkeit des Geräts.
Hier werden die verschiedenen Verbindungsmethoden untersucht, wobei die Rolle des Lötmittels neben anderen in der Industrie verwendeten Technologien hervorgehoben wird.
Bonddraht
Bonddraht ist eine traditionelle Methode zur Herstellung elektrischer Verbindungen zwischen dem Halbleiterchip und dem Leadframe oder den Gehäusestiften. Diese dünnen Drähte, die in der Regel aus Gold, Aluminium oder Kupfer bestehen, werden präzise platziert, um winzige Bondpads auf dem Chip mit größeren Kontaktpunkten auf dem Gehäuse zu verbinden. Obwohl sie für viele Anwendungen effektiv sind, können Bonddrähte einen begrenzenden Faktor bei der Miniaturisierung darstellen und sind anfällig für mechanische Belastungen.
Sintern
Das Sintern ist ein Verfahren, bei dem Metallpartikel verwendet werden, um eine stabile Verbindung zwischen dem Chip und dem Substrat herzustellen, ohne die Materialien vollständig zu schmelzen. Diese Technik ist besonders nützlich bei Hochleistungsanwendungen, bei denen eine hervorragende thermische und elektrische Leitfähigkeit entscheidend ist. Silbersintern wird beispielsweise wegen seiner hervorragenden Wärmemanagementeigenschaften und seiner Zuverlässigkeit gegenüber herkömmlichem Lot bevorzugt, insbesondere in Hochtemperaturumgebungen.
Lötmittel
Lot ist nach wie vor eines der am weitesten verbreiteten Materialien für die Befestigung von Bauteilen in Halbleitergehäusen. Es bietet eine zuverlässige leitende und mechanische Verbindung bei relativ niedrigen Temperaturen. Das Lot kann gespritzt, gedruckt, getaucht oder in Form von Lotkugeln auf ein klebriges Flussmittel aufgetragen werden, bevor es wieder aufschäumt.
Andere Klebstoffe
Neben metallischen Verbindungen werden in der Halbleiterfertigung auch verschiedene polymere Klebstoffe verwendet. Dazu gehören elektrisch leitfähige Klebstoffe (ECAs) und nicht leitfähige Klebstoffe (NCAs), die aufgrund ihrer thermischen, mechanischen und elektrischen Eigenschaften ausgewählt werden. Diese Klebstoffe eignen sich besonders für Anwendungen, bei denen während des Montageprozesses niedrigere Temperaturen erforderlich sind, um Schäden an empfindlichen Bauteilen zu vermeiden.
Jede Verbindungsmethode hat ihre eigenen Vorteile und Grenzen, und oft werden mehrere Techniken zusammen verwendet, um die unterschiedlichen Anforderungen moderner elektronischer Geräte zu erfüllen. So kann ein Gerät beispielsweise sowohl Lot für die Befestigung auf der Platine als auch Sintern für die Befestigung des Chips verwenden, um thermische Belastungen effektiv zu bewältigen.
Solder Bumping in Halbleitergehäusen
Solder Bumping ist ein gängiges Verfahren bei der Halbleiterfertigung, bei dem kleine Lötkugeln oder "Bumps" auf die Kontaktflächen eines Chips oder Wafers gesetzt werden. Diese Bumps dienen als Verbindungspunkte zwischen dem Halbleiterchip und dem Gehäusesubstrat oder einem anderen Chip in gestapelten Konfigurationen.
Bumping ermöglicht häufig Verbindungen mit feineren Abständen, was bei immer kleiner und komplexer werdenden Geräten unerlässlich ist. Im Folgenden werden verschiedene Schlüsseltechniken für das Bumping-Verfahren beschrieben.
Wafer Bumping
Beim Wafer Bumping werden Lötpunkte auf den Wafer aufgebracht, bevor dieser in einzelne Chips zerlegt wird. Dieses Verfahren ist ein wesentlicher Bestandteil der Flip-Chip-Technologie, bei der der Chip verkehrt herum montiert wird und die Bumps direkt mit dem Substrat verbunden sind. Das Wafer Bumping kann mit verschiedenen Methoden durchgeführt werden:
- Galvanische Beschichtung: Ein Verfahren, bei dem das Lot elektrochemisch auf das Waferpad aufgebracht wird. Diese Technik lässt sich sehr gut kontrollieren und ermöglicht einheitliche Bump-Höhen und Zusammensetzungen, die für Verbindungen mit hoher Dichte entscheidend sind.
- Schablonendruck: Ähnlich wie beim Auftragen von Lotpaste bei der Leiterplattenbestückung kann der Schablonendruck für das Wafer Bumping verwendet werden. Diese Methode ist anpassungsfähig und kostengünstig und eignet sich für unterschiedliche Lotlegierungen und Bump-Größen.
- Jetting: Eine fortschrittliche Technik, bei der eine Düse verwendet wird, um das Lot direkt auf die Waferpads aufzutragen. Diese Methode bietet hohe Präzision und ist an verschiedene Bump-Größen anpassbar.
Kupfersäulenstöße
Das Kupfersäulenbumping ist eine Variante des Lötbumpings, bei der eine Kupfersäule mit einer kleinen Menge Lot überzogen wird. Diese Methode wird aufgrund der hervorragenden elektrischen und thermischen Leitfähigkeit von Kupfer für Hochleistungsanwendungen immer beliebter.
Kupfersäulenbumps werden in der Regel in Verbindung mit einer Mikrobump- oder Interposer-Technologie im 2,5D- und 3D-IC-Packaging eingesetzt, wo Verbindungen mit kleinem Raster erforderlich sind. Die Lötkappen beim Kupfersäulen-Bumping werden durch einen Plattierungs- oder Drucktransferprozess aufgebracht, wodurch eine präzise Lotmenge auf jeder Kupfersäule gewährleistet wird.
Umfang und Bedeutung
Die Größe der Lötpunkte kann von über 100 Mikrometer bis zu einem Durchmesser von weniger als 10 Mikrometer reichen und deckt verschiedene technologische Anforderungen ab, von der einfachen Schaltungsmontage bis hin zu fortschrittlichen Chipverbindungen. Die Skalierbarkeit der Lötbumping-Techniken ermöglicht ihre Anwendung in einem breiten Spektrum von Halbleiterbauelementen, von robuster Leistungselektronik bis hin zu empfindlichen tragbaren Technologien.
Lötstellen sind nicht nur für den physischen Zusammenbau von Halbleiterkomponenten von entscheidender Bedeutung, sondern auch für die Gewährleistung der Betriebsintegrität des Geräts. Die mechanische Festigkeit, die elektrische Leitfähigkeit und die Wärmemanagementfähigkeiten der Lötstellen sind für die Gesamtleistung und Haltbarkeit des Geräts entscheidend.
Konvergenz von ASP und SMT
Im Zuge der technologischen Entwicklung wachsen ASP und SMT (Surface Mount Technology) immer mehr zusammen. Diese Integration bringt Herausforderungen mit sich, wie z. B. den Bedarf an größerer Präzision und höheren Wärmemanagementfähigkeiten, eröffnet aber auch Möglichkeiten für rationalisierte Prozesse und verbesserte Zuverlässigkeit der Geräte.
AIM Solder steht bei dieser Konvergenz an vorderster Front und bietet Produkte an, die die Integration von ASP in traditionelle SMT-Linien unterstützen. Wir verpflichten uns weiterhin, unsere Kunden mit erstklassigen Lötprodukten und fachkundigem technischen Support zu unterstützen, um unsere Position als führendes Unternehmen in der Branche der Elektronikmontagematerialien zu stärken.